1.5.4. cpu_init_crit

/*
 *************************************************************************
 *
 * CPU_init_critical registers
 *
 * setup important registers
 * setup memory timing
 *
 *************************************************************************
 */
#ifndef CONFIG_SKIP_LOWLEVEL_INIT
cpu_init_crit:
	/*
	 * flush v4 I/D caches
	 */
	mov	r0, #0
	mcr	p15, 0, r0, c7, c7, 0	/* flush v3/v4 cache */
	mcr	p15, 0, r0, c8, c7, 0	/* flush v4 TLB */

关于mcr的来龙去脉：

http://apps.hi.baidu.com/share/detail/32319228
ARM 微处理器可支持多达 16 个协处理器，用于各种协处理操作，在程序执行的过程中，每个协处理器只执行针对自身的协处理指令，忽略 ARM 处理器和其他协处理器的指令。ARM 的协处理器指令主要用于 ARM 处理器初始化 ARM 协处理器的数据处理操作，以及在ARM 处理器的寄存器和协处理器的寄存器之间传送数据，和在 ARM 协处理器的寄存器和存储器之间传送数据。 ARM 协处理器指令包括以下 5 条：
CDP 协处理器数操作指令
LDC 协处理器数据加载指令
STC 协处理器数据存储指令
MCR ARM 处理器寄存器到协处理器寄存器的数据传送指令
MRC 协处理器寄存器到ARM 处理器寄存器的数据传送指令
......
CP15系统控制协处理器
CP15 —系统控制协处理器（the system control coprocessor）他通过协处理器指令MCR和MRC提供具体的寄存器来配置和控制caches、MMU、保护系统、配置时钟模式（在bootloader时钟初始化用到）
CP15的寄存器只能被MRC和MCR（Move to Coprocessor from ARM Register ）指令访问

一些要说明的内容，见下：:

http://infocenter.arm.com/help/topic/com.arm.doc.ddi0151c/ARM920T_TRM1_S.pdf
you can only access CP15 registers with MRC and MCR instructions in a privileged mode. The assembler for these instructions is:
MCR/MRC{cond} P15,opcode_1,Rd,CRn,CRm,opcode_2
The CRn field of MRC and MCR
instructions specifies the coprocessor register to access. The CRm field and opcode_2 fields specify a particular action when addressing registers. The L bit distinguishes between an MRC (L=1) and an MCR (L=0).
Note:
Attempting to read from a nonreadable register, or to write to a nonwritable register causes unpredictable results.
The opcode_1, opcode_2, and CRm fields should be zero, except when the values specified are used to select the desired operations, in all instructions that access CP15.
Using other values results in unpredictable behavior

CP15有很多个寄存器，分别叫做寄存器0(Register 0)，到寄存器15（Register 15），

每个寄存器分别控制不同的功能，而且有的是只读，有的是只写，有的是可读写。

而且这些寄存器的含义，随着版本ARM内核版本变化而不断扩展，详情请参考：Processor setup via co-processor 15 and about co-processors

其中，根据我们此处关心的内容，摘录部分内容如下：

ARM 710
Register 7 - IDC flush (write only)
Any data written to this location will cause the IDC (Instruction/Data cache) to be flushed.
......
StrongARM SA110
......
Register 7 - Cache control (write only)
Any data written to this location will cause the selected cache to be flushed.
The OPC_2 and CRm co-processor fields select which cache
operation should occur:
Function OPC_2 CRm Data
Flush I + D %0000 %0111 -
Flush I %0000 %0101 -
Flush D %0000 %0110 -
Flush D single %0001 %0110 Virtual address
Clean D entry %0001 %1010 Virtual address
Drain write buf. %0100 %1010 -
Register 8 - TLB operations (write only)
Any data written to this location will cause the selected TLB flush operation.
The OPC_2 and CRm co-processor fields select which cache
operation should occur:
Function OPC_2 CRm Data
Flush I + D %0000 %0111 -
Flush I %0000 %0101 -
Flush D %0000 %0110 -
Flush D single %0001 %0110 Virtual address”

而MCR的详细的语法为：

MCR指令
MCR指令将ARM处理器的寄存器中的数据传送到协处理器寄存器中。如果协处理器不能成功地执行该操作，将产生未定义的指令异常中断。
指令语法格式
MCR{<cond>} <p>，< opcode_1>，<Rd>,<CRn>,<CRm>{,<opcode_2>}
MCR{<cond>} p15，0，<Rd>,<CRn>,<CRm>{,<opcode_2>}
其中
<cond>
指令执行的条件码.当<cond>忽略时指令为无条件执行。
<opcode_1>
协处理器将执行的操作的操作码。对于CP15协处理器来说，<opcode_1>永远为0b000，当<opcode_1>不为0b000时，该指令操作结果不可预知。
<Rd>
作为源寄存器的ARM寄存器，其值将被传送到协处理器寄存器中
<CRn>
作为目标寄存器的协处理器寄存器，其编号可能是C0，C1，…，C15。
<CRm>和<opcode_2>两者组合决定对协处理器寄存器进行所需要的操作，如果没有指定，则将为<CRm>为C0，opcode_2为0

对照上面的那行代码：

mcr	p15, 0, r0, c7, c7, 0	/* flush v3/v4 cache */

可以看出，其中

rd为r0=0

CRn为C7

CRm为C7

对于这行代码的作用，以此按照语法，来一点点解释如下：

首先，mcr做的事情，其实很简单，就是“ARM处理器的寄存器中的数据传送到协处理器寄存器中”，

此处即是，将ARM的寄存器r0中的数据，此时r0=0,所以就是把0这个数据，传送到协处理器CP15中。

而对应就是写入到“<CRn>”这个“目标寄存器的协处理器寄存器”，此处CRn为C7，即将0写入到寄存器7（Register 7）中去。

而上面关于Register 7的含义中也说了，“Any data written to this location will cause the selected cache to be flushed”，即你往这个寄存器7中写入任何数据，都会导致对应的缓存被清空。而到底那个缓存被清空呢，即我们这行指令

mcr	p15, 0, r0, c7, c7, 0

起了什么作用呢

那是由“<CRm>和<opcode_2>两者组合决定”的。

而此处CRm为C7，opcode_2为0，而对于C7和0的组合的作用，参见上面的那个表中Register 7中的Flash I+D那一行，

当opcode_2为0，CRm为0111=7，就是我们要找的，其作用是“Flush I + D”，即清空指令缓存I Cache和数据缓存D Cache。

根据该表，同理，如果是opcode_2=0，而CRm=0101b=5，那么对应的就是去“Flush I”，即只清除指令缓存I Cache了。

而对应的指令也就是

mcr	p15, 0, r0, c7, c5, 0

了。

此注释说此行代码的作用是，清理v3或v4的缓存

其中v4，我们很好理解，因为我们此处的CPU是ARM920T的核心，是属于ARM V4的，而为何又说，也可以清除v3的cache呢？

那是因为，本身这些寄存器位域的定义，都是向下兼容的，参见上面引用的内容，也写到了：

ARM 710
Register 7 - IDC flush (write only)
Any data written to this location will cause the IDC (Instruction/Data cache) to be flushed.

即，对于ARM7的话，你写同样的这行代码

mcr	p15, 0, r0, c7, c7, 0

也还是向register 7中写入了数据0，这也同样满足了其所说的“Any data written to this location”，也会产生同样的效果“cause the IDC (Instruction/Data cache) to be flushed”。

同理，可以看出此行是去操作寄存器8，而对应的各个参数为：

rd为r0=0

CRn为C8

CRm为C7

opcode_2为0

对照寄存器8的表：

Register 8 - TLB operations (write only)
Any data written to this location will cause the selected TLB flush operation.
The OPC_2 and CRm co-processor fields select which cache
operation should occur:
Function OPC_2 CRm Data
Flush I + D %0000 %0111 -
Flush I %0000 %0101 -
Flush D %0000 %0110 -
Flush D single %0001 %0110 Virtual address”

其含义为：

向寄存器8中写入数据，会导致对应的TLB被清空。具体是哪个TLB，由opcode_2和CRm组合决定，

此处opcode_2为0，CRm为7=0111b，所以对应的作用是“Flush I + D”，即清空指令和数据的TLB。

提示

上述两行代码，其实都可以ARM的官方网站上面找到：

http://infocenter.arm.com/help/index.jsp?topic=/com.arm.doc.ddi0184b/Chdcfejb.html
Function Rd Instruction
Invalidate ICache and DCache SBZ MCR p15,0,Rd,c7,c7,0
http://infocenter.arm.com/help/index.jsp?topic=/com.arm.doc.ddi0184b/Chdifbjc.html
Function Rd Instruction
Invalidate TLB(s) SBZ MCR p15,0,Rd,c8,c7,0


1.5.3. ldr pc		1.5.5. disable MMU

Uboot中start.S源码的指令级的详尽解析1.5. 清除bss段

1.5.4. cpu_init_crit

Uboot中start.S源码的指令级的详尽解析

1.5. 清除bss段